Fpga em sistemas de negociação

Fpga em sistemas de negociação
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Como os sistemas HFT são implementados no FPGA hoje em dia?
Lido sobre implementações diferentes de sistemas HFT em FPGAs.
A minha pergunta é, que parte dos sistemas HFT são implementados principalmente em FPGAs hoje em dia? Os FPGAs ainda são muito populares? É apenas o manipulador de feed implementado nos FPGAs? Como alguns desses sistemas descritos acima possuem apenas um manipulador de feed implementado no FPGA, porque a estratégia muda demais ou é muito difícil de implementar em FPGAs. Outros afirmam que também implementaram estratégias de negociação em FPGAs ou usando NIC de alto desempenho em vez de FPGAs para construir sistemas HFT. Eu li sobre abordagens diferentes, mas acho difícil de comparar, pois a maioria dos resultados são testados em diferentes conjuntos de entrada.
Aqui está uma maneira de pensar sobre isso: imagine que você pode fazer algo em um ASIC (ou seja, diretamente em hardware). No entanto, o processo de fabricação é em si caro, e você obtém um design que você não pode mudar depois. Os ASICs fazem sentido para tarefas predefinidas, como a mineração Bitcoin, algoritmos bem conhecidos de processamento de dados, etc.
Por outro lado, temos CPUs comuns (assim como CPUs e GPUs de coprocessador) que são de propósito geral, mas processam um pequeno (em termos de instruções simultâneas) conjunto de instruções a uma velocidade muito alta.
FPGAs são o meio termo. Eles são "emuladores de hardware" e, como tal, podem ser considerados 10x mais lentos que o hardware real, mas ainda são mais performantes para operações simultâneas do que as CPUs, desde que você possa utilizar o dado para espalhar sua lógica de acordo.
Alguns usos de FPGAs são:
Transcepção de vídeo (por exemplo, descodificação de vídeo em HD em TVs), bem como várias placas de aquisição de dados Análise de estrutura de dados corrigida (análise Regex) Simulação de sistema discreto (por exemplo, simulando o resultado de um jogo de cartas) Muitas aplicações "corretamente incorporadas", como, por exemplo, em pesquisa aeroespacial ou científica.
O problema com FPGAs para quant usa é que não é tão bom para cálculos de ponto flutuante, especialmente porque as CPUs comuns já estão otimizadas para isso com coisas como o SIMD. No entanto, para qualquer estrutura de dados de ponto fixo ou de tamanho fixo, o design FPGA permite que você configure o dispositivo para fazer muito processamento ao mesmo tempo.
Algumas coisas feitas na negociação estão usando o FPGA para manipuladores de alimentação (analisando diretamente do fluxo de rede), bem como construindo certas partes da estrutura de negociação (por exemplo, livros de pedidos) em hardware para poder lidar com a estrutura de dados em rápida mudança sem carregando a CPU.
As FPGAs visam principalmente abordar a preocupação de processamento rápido de dados sem pagar os custos de propagação. Isto é particularmente em contraste com dispositivos como GPGPU (ou qualquer placa de residência PCI, como Xeon Phi), que pagam penalidades de desempenho para obter dados de / para o dispositivo. Dito isto, as opções DMA estão melhorando a este respeito, também.
FPGA são realmente nada mais do que os mesmos blocos de lógica repetidos repetidamente em todo o silício, com switches configuráveis ​​para conectar os blocos de lógica juntos. Isso torna o FPGA muito bom - e rápido - em lidar com problemas repetitivos que podem ser descritos em um circuito de hardware que não muda durante a operação. E você pode ter literalmente milhares ou dezenas de milhares desses circuitos, todos funcionando em paralelo ao mesmo tempo, em apenas um FPGA.
A CPU, por outro lado, é baseada em ALU, que carrega instruções, carrega dados, opera nos dados, talvez armazena os resultados, e depois faz tudo de novo. Os processadores então são muito bons - e rápidos - em lidar com problemas que estão mudando continuamente - tanto em tamanho como em escopo e na alternância entre diferentes tarefas. A CPU ou o núcleo de hoje terá dezenas a centenas de ALU's com canais paralelos para dados e instruções, o que os torna muito rápidos em problemas complexos que podem ser trabalhados em paralelo.
Esses projetos tornam o FPGA mais rápido em problemas mais simples que podem ser atacados com uma vasta arquitetura paralela - como a condensação de múltiplos feeds de dados em menos de micro-segundo, de fio a fio, ou desencadear uma compra, venda ou cancelamento pré-calculados em um preço que corresponde a um padrão específico. As CPUs são mais rápidas em problemas mais complexos que exigem menor paralelismo, como o cálculo da cesta de compras, vendas e cancelamentos necessários para manter um portfólio ajustado ou integrando uma série de fontes de preços e notícias de idade e qualidade variáveis ​​em indicadores comerciais usados ​​por comerciantes e gerentes para decidir quais os ajustes que farão para o sistema de negociação.
Onde os FPGAs são usados ​​em HFT depende muito da arquitetura de determinada loja. Eles são melhor utilizados executando tarefas simples, repetitivas e amplas e realizando-as rapidamente. As CPUs são uma faca suiça que pode fazer mais qualquer coisa, especialmente onde os requisitos estão mudando e as dimensões do problema não são totalmente compreendidas desde o início.
Sua pergunta realmente não faz muito sentido. É como perguntar o quanto da fiação na infra-estrutura comercial usa fibra ótica e quanto dela usa cobre. A melhor resposta que podemos dar a você é que uma FPGA não é uma bala mágica.
Esta é uma interpretação incorreta do white paper da Cisco. Há muito pouca sobreposição entre os casos de uso do tecido de troca e os de um FPGA.
Que parte dos sistemas HFT são implementados principalmente em FPGAs hoje em dia?
Atualmente, as FPGAs são freqüentemente usadas em nossas impressoras e decodificadores de TV.
Quero destacar o bloco de "processamento de sinal digital" (DSP) com ALUs. Os FPGAs de hoje têm centenas de blocos DSP programáveis ​​- o maior que tem milhares.
Agora, de repente, você tem milhares de pequenos processadores à sua disposição, todos capazes de realizar cálculos em paralelo. Isso é muito superior ao paralelismo fornecido pelo Xeon Phi ou GPUs. Na verdade, se você estiver fazendo modelagem de preços de opções ou modelagem de risco estocástica no FPGA, você pode obter mais de 100 vezes o aumento no desempenho em comparação com as GPUs mais recentes e ainda mais em comparação com as últimas CPUs.
Junto com os blocos DSP, o outro fator importante neste ganho de desempenho é o cache de memória. O FPGA possui RAM distribuída embutida que é extremamente rápida, permitindo que a largura de banda de 100 TB / s seja alcançada no nível do datapath.
O uso de FPGAs de hoje para estratégias de algoritmos oferece um recurso de computação grande e massivamente concorrente que é capaz de dar um aumento de desempenho de 100 a 1000 vezes em comparação com GPUs ou CPUs. A principal advertência é que você teria que se tornar proficiente na escrita em Verilog ou VHDL :)
Sanjay Shah CTO Nanospeed.
Uma variedade de processadores poderosos e de vários núcleos estão começando a entrar no espaço de aceleração de hardware que anteriormente era completamente "de propriedade" por FPGAs. Empresas como a Tilera, a Adapteva e a Coherent Logix fornecem todos esses processadores aqui nos EUA, e a Enyx da França também faz incursões.
A verdadeira medida de eficácia desses processadores massivamente paralelos reside na maturidade de suas ferramentas de software. É aí que o potencial usuário deve concentrar sua atenção. Ninguém quer programar ou depurar dezenas ou centenas de núcleos usando técnicas manuais. Claro, é evidente que a largura de banda de E / S é tão importante.
Na minha experiência pessoal neste espaço, vejo a adoção pelos clientes dos processadores Coherent Logix como co-processadores ou aceleradores de hardware para aceleração de linguagem em linguagem C. Ao desfrutar do ciclo de design rápido de um ambiente baseado em C, alguns programadores podem ajustar o código para o conteúdo de seus corações e não se preocupar com a codificação HDL dispendiosa e de tempo intensivo para FPGAs.
O particionamento ideal é que as FPGAs façam o que melhor fazem - operações repetitivas corrigidas - e os processadores de vários núcleos fazem o que melhor fazem: acelerar a produtividade e a velocidade de execução dos desenvolvedores.
John Irza, Gerente de Desenvolvimento de Negócios, Coherent Logix, Inc.
Quase todas as lojas HFT usam a arquitetura FPGA. Esses dispositivos precisam ser substituídos com freqüência, pois são rapidamente superados pelas últimas melhorias em velocidade, pipelines, paralelismo, etc. A menos que você esteja pronto para investir US $ 2 milhões por ano, descubra outra estratégia. Muitas pessoas estão fazendo movimentos de preços diários com caneta e papel estão fazendo bilhões em Omaha, NB.

FPGA's - Parallel Perfection?
Publicado em Automated Trader Magazine Edição 02 de julho de 2006.
FPGAs (Field Programmable Gate Arrays) pode não ser uma nova tecnologia, mas à medida que a corrida de dados cruciais no comércio automatizado / algorítmico continua a se intensificar, eles poderiam ser uma idéia cujo tempo finalmente chegou? AT fala com Alistair MacArthur, Engenheiro de Pesquisa Sênior da Celoxica, que discute a tecnologia FPGA atual e descreve seu potencial para tarefas, como a análise de feeds de notícias algorítmicas.
Qual é a idade dos FPGAs como conceito de tecnologia?
Mais de vinte anos. O conceito original foi desenvolvido por dois dos fundadores da Xilinx - Ross Freeman e Bernie Vonderschmitt - em cerca de 1984. A idéia de Ross Freeman era que, ao invés de usar um processador genérico e software de escrita para executá-lo, poderia personalizar chips eletrônicos para executar especificações tarefas, programando-as diretamente. Na verdade, os cálculos do programa seriam implementados em hardware e não em software. O nome genérico para este tipo de chip é um Dispositivo Lógico Programável (PLD), com FPGAs sendo um subconjunto desses.
Então, o que um chip FPGA realmente consista?
É essencialmente uma forma complexa de memória de acesso aleatório estático (SRAM - um tipo de memória muito rápido comumente usado no cache de chips em processadores de computadores convencionais). Embora os FPGAs modernos possam conter uma série de componentes adicionais, os três componentes principais são registradores, geradores de funções (também conhecidos como tabelas de pesquisa ou LUTS) e o relógio FPGA.
Cada gerador de funções contém um conjunto de portas lógicas1. Geralmente é apresentado de forma que tenha quatro entradas, uma saída e uma porta de configuração através das quais as portas lógicas estão configuradas.
O conceito básico de operação é que cada gerador de função pode ser configurado para produzir uma saída específica para um determinado conjunto de entradas. Isso pode ser pensado como uma tabela de verdade. Por exemplo, um gerador de função de 4 entradas poderia realizar uma combinação binária de 2 bits.
Os registros são essencialmente "células" de armazenamento único, cada um capaz de armazenar um bit (um 0 ou um 1) de dados. No entanto, assim como os portões lógicos em um gerador de função podem ser configurados por um programador, os registros podem ser agregados de forma semelhante em seções maiores da memória, como 8, 32 ou 64 bits.
O relógio FPGA controla o número de vezes por segundo que cada gerador de função e registro podem receber entrada e gerar saída. Os FPGAs de produção mais rápidos atualmente são executados entre 200 e 400MHz, portanto cada gerador de função e registro podem, portanto, teoricamente processar entrada / saída entre 200m e 400m vezes por segundo.
Xilinx Virtex 5 FPGA Chip Family.
Muitos processadores de computador padrão têm relógios muito mais rápidos do que isso, então, onde seria a vantagem de desempenho ao usar um FPGA?
A diferença importante é que uma única CPU convencional só pode processar uma única instrução por ciclo de relógio. Pelo contrário, um FPGA pode ser configurado como vários processadores virtuais capazes de funcionar em paralelo. Alguns grandes FPGAs podem conter milhões de geradores e registros de funções, de modo que a configuração de uma tarefa de processamento simples, como a correspondência de uma seqüência de texto curta, pode resultar em um FPGA que produz dezenas de milhares de processadores virtuais. Uma configuração como esta, portanto, supera rapidamente uma desvantagem de velocidade do relógio múltiplo de dez ou quinze.
O outro ponto a ter em mente é que os FPGAs podem ignorar uma grande quantidade de latência do sistema. Com um processador convencional, você pode estar recebendo o feed de notícias que você está processando através de um soquete TCP em um chip Ethernet, mas que deve passar por uma camada MAC, depois por um chip North Bridge, depois no barramento principal do processador e depois por uma interrupção foi marcado, então todos os dados devem ser transferidos para o espaço do usuário. Todas essas coisas podem, naturalmente, ser feitas muito rapidamente, mas há, no entanto, muitos passos a seguir que não se aplicam aos FPGAs.
Por que não? Esta é uma função de como FPGAs estão conectados a um sistema?
Isso tem muito a ver com isso, sim. Em um ambiente de produção que engloba atividades de negociação algorítmicas / automatizadas, os FPGAs são mais prováveis ​​em cartões PCI ou PCI-X, com os cartões equipados com FPGAs da Xilinx e Altera. Uma inovação mais recente foi colocar o FPGA em um módulo de co-processador que se conecta diretamente à placa-mãe do computador. (Esses módulos são produzidos por empresas como DRC Computer e só podem ser usados ​​em placas-mãe AMD multiprocessador que suportam a tecnologia HyperTransport).
Se um FPGA estiver montado em uma placa PCI, o gargalo primário será a velocidade da conexão PCI. No entanto, o advento do padrão PCI-X - com taxas de transferência de até 4.26 GB / seg (PCI-X 533) - está tornando muito menos um problema. Além disso, FPGAs que são montados em uma placa PCI também podem ser alimentados dados diretamente de um soquete Ethernet montado no backplane do cartão, ignorando completamente o barramento PCI.
Os FPGA montados em co-processador possuem um canal de acesso ainda mais rápido - com a versão 3.0 da especificação do HyperTransport, possibilitando taxas de transferência de até 41,6 GB / seg. Uma configuração bastante típica aqui seria usar uma placa-mãe AMD de processador duplo, com um processador de CPU convencional montado em um soquete e um coprocessador FPGA montado no outro. Uma vantagem adicional dessa abordagem é que o co-processador FPGA possui.
acesso direto à memória principal do sistema. Portanto, ao testar algoritmos baseados em notícias, grandes bases de dados de notícias e quaisquer termos de pesquisa podem ser carregados diretamente na memória principal e acessados ​​extremamente rapidamente a partir dele pelo co-processador FPGA.
Processador DRC.
O que isso significa em termos práticos?
Bem, como vimos com desenvolvimentos como o anúncio da Dow Jones Newswires de suas Notícias e Arquivos para Aplicações Algoritmicas, o processamento de texto está rapidamente ganhando importância na negociação algorítmica. Embora talvez não possamos chegar ao ponto em que os modelos trocarão os fios de notícias sozinhos, há, no entanto, muito trabalho atualmente em andamento na incorporação de fluxo de notícias em modelos algorítmicos. O paralelismo dos FPGAs é perfeitamente adequado à análise de texto de alta velocidade necessária para esta abordagem, onde você pode estar rastreando vários feeds de notícias para uma grande quantidade de combinações de palavras-chave relacionadas a talvez milhares de títulos.
Lidar com esta escala de tarefa de computação usando processadores de computadores convencionais seria relativamente ineficiente e quase certamente exigiria vários processadores se fosse realizado em tempo hábil. Embora a disponibilidade de processadores dual core, obviamente, ajude, ainda seria um investimento considerável em hardware para atingir um nível similar de execução paralela - e uma maior conta de eletricidade.
A tecnologia de agrupamento ou grade pode ser usada para acessar a capacidade ociosa, mas isso levanta questões de sobrecarga de banda larga e sincronização de comunicações. Além disso, um servidor central adicional seria necessário para carregar o equilíbrio e distribuir os trabalhos nos outros processadores. Em última análise, se avaliar várias expressões regulares2 (como no processamento de notícias para negociação algorítmica), o uso de processadores convencionais é semelhante ao uso de um travessão bastante ineficiente para quebrar uma porca.
". Um FPGA pode ser configurado como múltiplo.
processadores virtuais capazes de funcionar.
Como as tecnologias se comparam à medida que a complexidade das expressões avaliadas aumenta? Por exemplo, a busca de um feed de notícias para várias expressões regulares resulta em um sucesso de desempenho significativo para FPGAs ou CPUs de propósito geral?
Existe uma diferença muito significativa. À medida que o número de expressões regulares avaliadas aumenta, o desempenho convencional da CPU deteriora-se sensivelmente em relação ao de um FPGA. Embora os números precisos, obviamente, dependerão de circunstâncias individuais, é uma aproximação razoável para dizer que no momento em que você está avaliando apenas cinquenta expressões regulares, uma CPU convencional terá um tempo de execução superior a 100 vezes o de um FPGA comparável.
Altera Stratix II GX.
Então, por que as FPGAs alcançaram tão pouca penetração nos mercados financeiros até o momento?
É apenas recentemente que as FPGAs se tornaram uma alternativa eficiente e acessível à potência processada da CPU. Com o advento do PCI-X e do HyperTransport, o gargalo das comunicações foi superado e com as ferramentas de programação de software baseadas em C para FPGAs amadurecendo, os desenvolvedores podem programar hardware em um ambiente C familiar.
Além disso, acho que as pessoas tendem a ficar com a tecnologia de computação convencional por vários motivos: uma das principais razões é o conforto - as pessoas preferem, naturalmente, permanecer com a tecnologia que já conhecem. É percebido como menos arriscado tanto para a organização quanto para eles pessoalmente em termos de carreira. Isso se aplica a papéis de negócios e tecnologia, então um gerente de linha de negócios tentando evangelizar FPGAs é provável que enfrente a resistência de um departamento de TI que pode não entender a tecnologia e, em certo sentido, se sentir ameaçado por ela. (Essa é uma razão pela qual os FPGAs ainda tendem a ser vistos como uma "tecnologia disruptiva").
O outro problema para muitas pessoas que podem estar preparados para usar FPGAs é que muitas das empresas que prestam serviços no espaço são relativamente novas e / ou pequenas. Eles são, portanto, vistos como um risco maior como fornecedores - especialmente quando comparados aos nomes industriais de longa data vendendo tecnologia convencional.
Existem participantes de mercado significativos usando FPGAs?
Sim - alguns participantes estão envolvidos conosco para aproveitar as capacidades de processamento paralelo de FPGAs para processos iterativos que podem se beneficiar do paralelismo. Por exemplo, estamos lidando com uma série de grandes bancos de investimento que estão usando FPGAs para simulações de Monte Carlo como parte de seus processos de gerenciamento de risco.
Os ganhos de desempenho que são possíveis ao usar FPGAs para este tipo de problema podem ser substanciais. Por exemplo, acabamos de concluir uma implementação de protótipo de um modelo de precificação de opções para um banco de investimento que funciona 400 vezes mais rápido em um FPGA do que em processadores convencionais - além de consumir menos energia significativamente menor.
Como um FPGA realizaria uma pesquisa de texto como parte de um modelo algorítmico?
Como mencionei anteriormente, cada par de entradas para um gerador de função FPGA é capaz de comparar dois bits. Os códigos ASCII para letras do alfabeto consistem em oito bits - por exemplo, a letra maiúscula "A" é representada em binário como 01000001. Portanto, como um exemplo extremamente simples, se você quisesse verificar um fluxo de notícias para a presença da carta "A" você precisaria usar quatro geradores de função (oito pares de entradas) conectados a um outro gerador de função única. Você também precisaria de dezesseis registros de um bit para armazenar em buffer (armazenar curto prazo) os dados recebidos dos feeds de notícias e o valor de busca "A" desejado que você havia recebido. (Oito bits para o código ASCII para cada letra recebida do feed de notícias e oito para o código ASCII para a seqüência de pesquisa "A").
A Figura 1 é uma ilustração esquemática disso, com os registros mostrados em rosa, os geradores de função de primeira fase em azul e o gerador de função de segunda fase em verde. As setas e linhas pretas representam o caminho de entrada para a seqüência de pesquisa "A" e os números em caixas à esquerda dos registros representam (de cima para baixo) o código ASCII binário para "A" (01000001). O código binário ASCII para cada bit de cada caractere no feed de notícias seria aplicado na mesma ordem correspondente às setas / linhas vermelhas.
Se, como ilustrado na Figura 1, ambas as entradas vermelhas para um gerador de função combinam as entradas pretas correspondentes (os bits da string de busca), o gerador emitirá 1 (a conexão de saída é a linha azul no RHS do gerador) . Esta saída é alimentada para o gerador de função da segunda fase, juntamente com a saída de todos os outros geradores de primeira fase. Se todas as quatro entradas para o segundo gerador de fase forem "1", então também emitirá uma "1" (linha verde no RHS) indicando que a letra "A" foi encontrada no fluxo de texto.
Este é, obviamente, um exemplo muito trivial, mas o conceito básico pode ser ampliado para acomodar buscas muito mais complexas envolvendo várias palavras que devem estar a uma certa distância entre si. Se essa condição fosse atendida, a informação poderia ser passada para o modelo algorítmico para desencadear uma determinada ação, como a suspensão da negociação ou o redimensionamento das fatias de posição.
"O paralelismo de FPGAs é perfeitamente adequado.
para a análise de texto de alta velocidade necessária.
em situações em que você está rastreando.
múltiplos feeds de notícias para um grande número de.
combinações de palavras-chave relacionadas talvez.
milhares de títulos ".
Você já descreveu alguns dos motivos do lento processo de FPGA nos mercados financeiros, mas isso ainda parece muito bom para ser verdade. Existe um obstáculo de custo significativo para FPGAs?
O hardware, especialmente quando visto em termos de seu custo de processamento por dólar, não é particularmente caro. No nível de entrada, as placas FPGA externas conectadas a USB começam em cerca de US $ 1000, enquanto uma placa FPGA baseada em PCI-X superior pode custar US $ 10.000. Obviamente, em ambos os casos, você ainda precisaria ter em conta o custo de um computador relativamente pouco especificado para o qual a placa FPGA seria conectada.
No entanto, quando você considera que o nome de marca especificamente especificado, quatro servidores Opteron do processador começam em cerca de US $ 9000, os custos relativos ainda favorecem o FPGA. Mesmo um FPGA de alcance médio, em cerca de US $ 5000, exibirá desempenho substancialmente maior no tipo de processamento de texto que discutimos do que um servidor convencional de quatro processadores. A alternativa do coprocessador também é competitiva - por exemplo, os módulos da DRC Computer começam em cerca de US $ 4500, mas isso provavelmente cairá ao longo do tempo (à medida que os volumes aumentam) para mais perto de US $ 3000.
Placa PCI Celoxica HTX FPGA.
O ambiente de design de software pode ser um obstáculo de custo. Os kits de ferramentas de programação para FPGA geralmente começam na faixa de US $ 40-50,000. Embora isso soa muito, eles geralmente são comprados por empresas de eletrônicos, como fabricantes de telefones celulares, que podem amortizar esse custo em potencialmente centenas de milhares de unidades. Da mesma forma, para um corretor que desenvolve algoritmos múltiplos para uso próprio ou de seus clientes, isso pode não ser uma barreira importante, mas para entidades como fundos de hedge menores seria. A vantagem hoje é que as ferramentas de design baseadas em C reduziram o tempo de design de hardware e essas eficiências equivalem diretamente a man-meses de esforço economizados e a economia de custos de projeto. Até à data, ninguém parece estar desenvolvendo ferramentas de FPGA de prateleira baratas para pesquisa de texto e outras tarefas relacionadas ao desenvolvimento e negociação de algoritmos. A maioria dos esforços neste espaço ainda está focada na aceleração de software financeiro relacionado a modelos de risco ou opção, embora isso deve mudar à medida que as oportunidades oferecidas pela FPGAs na negociação automatizada / algorítmica são mais amplamente apreciadas.
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FPGA de Wall Street.
baixa latência, alto débito.
Por Terry Stratoudakis & # 8211; Wall Street FPGA, LLC & # 8211; New York City & # 8211; Março de 2011.
Este artigo apresenta um Sistema de Cancelamento de Ordem FIX Acelerado de Hardware. O mecanismo FIX de fonte aberta, QuickFIX é acelerado usando a tecnologia Field Programmable Gate Array (FPGA). A aceleração é realizada por uma placa de rede baseada em FPGA otimizada para QuickFIX. FIX 4.2 As mensagens Cancelar pedido são geradas inteiramente dentro do FPGA. A latência do gatilho Cancelar ordem para quando o primeiro byte está no fio é de 314 nanosegundos. A latência do gatilho de cancelamento de ordem para quando a primeira mensagem de Cancelamento de ordem FIX é inteiramente no fio é de 1.874 nanosegundos.
Introdução.
A maioria das negociações é cada vez mais feita eletronicamente usando computadores; veja a Figura 1. Os períodos de negociação máxima fornecem entre as melhores oportunidades comerciais para lucros, mas também apresentam o maior risco de perdas potenciais. Durante os períodos de pico de negociação, os dados de mercado que os sistemas de comércio devem consumir e processar surtos até o ponto em que os sistemas de negociação diminuem a velocidade e tornam-se ineficazes.
Figura 1 - Aggregate One Minute Peak Messages por segundo.
A Alta Frequência de Negociação (HFT) está impactando a dinâmica do mercado e gerou debates interessantes. Para alguns, HFT é um termo relativo. O que é chamado de HFT hoje pode ser a forma comum de negociação no futuro. E se uma empresa se engaja ou não na HFT, eles certamente precisarão proteger seus recursos de eventos como o & # 8220; Flash Crash & # 8221; de 6 de maio de 2010. É possível que uma empresa comercial usando um sistema de Cancelamento de Pedidos baseado em FPGA pudesse ter abandonado o mercado mais rapidamente do que qualquer outra empresa comercial - reduzindo assim as perdas em dias como esse; veja a Figura 2 abaixo.
Figura 2 - Dow Jones Industrial Average em 6 de maio de 2010 (& # 8220; Flash Crash & # 8221;)
Protocolo FIX.
As empresas financeiras comunicam o mercado e comercializam dados através de padrões de mensagens, como o protocolo FIX. O Protocolo de troca de informações financeiras (FIX) é um padrão de mensagens para a troca eletrônica em tempo real de transações de títulos. O padrão FIX é gerenciado pelo FIX Protocol Limited (FPL), um organismo internacional de padrões sem fins lucrativos com membros de todos os aspectos do setor de serviços financeiros.
O software conhecido como FIX Engines é usado para processar e gerar mensagens FIX. QuickFIX é o mecanismo FIX de código aberto de facto. QuickFIX, bem como comercial e # 8220; fonte fechada e # 8221; Os motores FIX são utilizados por empresas financeiras.
As empresas financeiras estão voltando para a tecnologia de computação de alto desempenho (HPC) para fornecer essa vantagem extra sobre seus concorrentes. Todo o nível de software é otimizado, e nos últimos anos, as empresas estão otimizando o hardware de seus sistemas comerciais através do uso de hardware reconfigurável.
FPGAs: Hardware Reconfigurável.
O hardware reconfigurável, como a tecnologia Field Programmable Gate Array (FPGA), é usado para otimizar os sistemas de negociação no nível da rede. FPGAs podem ajudar na geração e processamento de dados de rede, descarregando assim determinadas tarefas do software de um sistema. O uso mais comum de FPGAs em finanças é Market Data Handling. FPGAs podem ter até 1000 núcleos para processar dados em paralelo e não têm o jitter introduzido pelos sistemas operacionais e a busca de instruções.
Um FPGA é programado usando um Idioma de Descrição de Hardware (HDL), como Verilog ou VHDL. Nem todos os algoritmos podem ser implementados em um FPGA. Isto é em parte devido à natureza dos FPGAs como uma tecnologia e também devido ao aspecto de baixo nível do HDL. O HDL requer mais conhecimento do hardware do destino do que a programação tradicional, como C ou C ++. A codificação HDL pode resultar em tempos de desenvolvimento de 3 a 5 vezes mais se o algoritmo pode mesmo ser implementado em um FPGA. Esses idiomas são difíceis de aprender e resultam em arquivos de código-fonte muito longos que muitas vezes realizam muito pouco com muito esforço. Por exemplo, o código VHDL para calcular a raiz quadrada de um número pode levar de 117 linhas para 396 linhas de código.
O protocolo FIX é baseado em string, emprestando-se a grandes benefícios de um FPGA. As funções de String estão entre as menos eficientes em uma CPU.
Plataforma tecnológica.
As tecnologias utilizadas neste sistema são PXI, FlexRIO e LabVIEW FPGA.
PXI (PCI eXtensions for Instrumentation) é um barramento de computador aberto e padronizado usando o formato CompactPCI. O PXI é baseado no barramento PCI com sincronização e sincronização integrada que é usada para encaminhar relógios e disparadores internamente. A PXI foi desenvolvida em 1997 e lançada em 1998. Hoje, a PXI é governada pela PXI Systems Alliance (PXISA), um grupo de mais de 70 empresas fretadas para promover o padrão PXI, garantir interoperabilidade e manter a especificação PXI. A PXISA também é responsável pelo bus PXI Express, que é baseado no bus de computador PCI Express encontrado em computadores mais novos.
Os sistemas PXI são compostos por três componentes básicos & # 8212; chassi, controlador e módulos periféricos. Por exemplo, um chassi montável em rack de 19 slots de 19 polegadas contém um controlador e 17 módulos de slot único. O controlador contém componentes de tamanho de laptop para compactação e pode executar o Windows, Linux e vários sistemas operacionais em tempo real. Existem módulos de 3U e 6U.
Como a PXI é baseada em tecnologias padrão de PC, como o Windows e o barramento PCI, a integração de um sistema PXI a esses sistemas é semelhante à integração desses sistemas com um PC. A PXI também oferece suporte a uma ampla gama de produtos Compact PCI, pois ambos são baseados no mesmo fator de forma.
O bus PXI combina o ônibus PCI de alta velocidade com sincronização e sincronização. O bus de disparo PXI consiste em 8 linhas de barramento de gatilho compartilhadas, um gatilho de estrela de baixa inclinação e um relógio comum de referência do sistema de 10 MHz. Usando esses recursos de sincronização, pode-se passar disparador, relógio e outros sinais entre os módulos PXI para fazer as medidas precisas e de alto desempenho.
O FlexRIO é uma plataforma de hardware reconfiguravel baseada em PXI e PXI Express desenvolvida pela National Instruments. Possui duas partes: módulos de matriz de porta programável de campo FlexRIO (FPGA) e módulos de adaptador FlexRIO. Juntos, eles formam um sistema de hardware de alto desempenho e reconfiguravel programável com software LabVIEW FPGA e sem conhecimentos de design de Hardware Description Language (HDL).
Módulos NI FlexRIO FPGA.
Os módulos FlexRIO FPGA utilizam um FPGA Virtex-5 com até 512 MB de DRAM DDR2 a bordo. Os módulos FlexRIO FPGA vêm nos formatos PXI e PXI Express e na interface para módulos adaptadores FlexRIO que fornecem E / S para o FPGA. Os módulos PXI FlexRIO possuem três (3) canais DMA para transmissão de dados de alta velocidade, enquanto os módulos PJA Flex200 de PXI possuem dezesseis (16) canais DMA. Veja a Figura 3.
A interface do módulo adaptador consiste em 132 linhas de E / S digitais de uso geral diretamente conectadas a pinos FPGA, além da potência, cronograma e circuitos suplementares necessários para definir a interface. Essas 132 linhas podem ser configuradas para operação de uma única extremidade a taxas de até 400 Mbits / s e operação diferencial a taxas de até 1 Gbit / s para uma largura de banda máxima de E / S de 66 Gbits / s (8,25 GB / s) . Todas as linhas são encaminhadas com impedância controlada, traços de comprimento combinado e os pares diferenciais são encaminhados.
O streaming de dados Peer-to-Peer é exclusivo dos módulos PXI Express NI FlexRIO FPGA. Isso permite que os bancos de até quatro (4) cartões PXI Express NI FlexRIO FPGA se comunicem de forma determinística entre si. Eles são capazes de transmitir dados entre módulos a taxas acima de 800 MB / s e latências de não mais de 10 microssegundos, pois os dados não são encaminhados através do chipset host. São suportados até 16 desses fluxos, simplificando esquemas complexos de comunicação multi-FPGA sem tributar os recursos da CPU do host.
Os cartões FlexRIO possuem RTSI, ou Real Time Signal Integration, que permite que as cartas sejam sincronizadas usando o barramento PXI. Os dispositivos habilitados para RTSI podem se comunicar diretamente em uma conexão elétrica de baixa latência.
NI FlexRIO FPGA modules are accessible by Windows, Linux, PharLap, and VxWorks Operating Systems via the NI RIO drivers; version 3.5.1 of the RIO drivers were used for this application.
Figure 3 – FlexRIO FPGA Module.
FlexRIO Adapter Modules.
FlexRIO Adapter modules from National Instruments and third parties interface with FlexRIO FPGA modules through a card-edge connector that routes the necessary FPGA signals to the adapter module. Custom adapter modules can be developed with the NI FlexRIO Adapter Module Development Kit (MDK).
The FlexRIO Adapter Module Development Kit (MDK) can be used to build custom I/O to meet exact application needs. The FlexRIO card edge connector offers direct access to the raw digital I/O pins of the FPGA. Each pin is capable of low-voltage differential signaling (LVDS) rates up to 1 Gb/s and single-ended rates up to 400 Mb/s. The adapter modules are interchangeable and define the I/O available in the LabVIEW FPGA programming environment.
In this paper the Prevas Mimas Gigabit Ethernet Adapter is used, see Figure 4 below.
Figure 4 – Prevas Mimas connected to NI FlexRIO Module.
LabVIEW FPGA.
FPGAs are field programmable which saves on development and modification costs. Prior to FPGAs, custom logic required schematic design which led to Register Level Transfer (RTL). RTL which was replaced by Verilog and VHDL. Increased FPGA capacity requires a higher level of abstraction. In the past decade, industry has developed High Level HDLs. This allows for more complex algorithms to be implemented in a more timely fashion.
National Instruments’ LabVIEW FPGA platform provides a graphical approach to developing logic for an FPGA. Complex financial algorithms can be programmed onto FPGAs without in-depth knowledge of digital design or complex Electronic Design Automation (EDA) tools. LabVIEW is distinctly suited for FPGA programming because it provides an intuitive depiction of the inherent parallelism that FPGAs provide. Using a high level, graphical development environment (see Figure 5) of LabVIEW FPGA reduces development time without compromising the performance gains of using an FPGA.
Figure 5 – LabVIEW FPGA sample Block Diagram.
Under the hood, the LabVIEW FPGA module uses code generation techniques to synthesize the graphical development environment to FPGA hardware which ultimately runs the FPGA synthesis tools. The single-cycle timed loops (SCTL) in LabVIEW FPGA provide a level of determinism guaranteed to execute within a specified time period of at least 40 MHz. In this paper, a SCTL running at 125 MHz was used.
Custom hardware can be used to create unique timing and triggering routines, ultrahigh-speed control, interfacing to digital protocols and applications requiring high-speed hardware reliability and tight determinism. In this paper, LabVIEW FPGA is used to create a protocol aware hardware based system .
A broker-dealer is connected to an exchange. The trade messages between the broker-dealer and the exchange use the FIX protocol format. The broker-dealer submits orders which the exchange seeks to match. All orders from the broker-dealer are open until a matching order enters the exchange. Matched orders are sent back to the broker-dealer as executed. At some point, the broker-dealer detects an “event” resulting in its need to cancel all open orders. It is assumed that the detected event is one which will cause many other broker-dealers to wish to cancel their open orders at the same time, so time would be of the essence and those who cancel first will reduce their potential losses. See Figure 6 below.
Implementação.
This was implemented using two computers connected directly via a cross over Ethernet cable. They communicate using FIX 4.2 running over TCP/IP at 1 Gigabit/second. Both computers are running Microsoft Windows XP on Intel x86 CPUs. One computer represents the Broker-Dealer, and the other the Exchange. The Broker-Dealer sends to the Exchange several buy or sell orders such that they do not execute. Upon detection of a trigger, the Broker-Dealer sends FIX Order Cancel messages for all open orders. See Figure 7 .
Broker-Dealer Computer.
The Broker-Dealer computer is comprised of a computer connected to a NI PXI-1033 5-Slot PXI Chassis with Integrated MXI-Express Controller. Two PXI cards are plugged into the PXI chassis; a FlexRIO PXI-7953 FPGA card with a Xilinx Virtex-5 LX85 FPGA and a NI PXI-6070E DAQ card. The FlexRIO card has a Prevas Mimas Gigabit Ethernet Adapter which has two RJ-45 connectors. The FlexRIO and Prevas Mimas adapter combine to function as the Network Interface Card (NIC) of the Broker-Dealer computer. All network traffic goes through the FlexRIO card and one of the ports of the Prevas Mimas Dual Gigabit adapter (the other port is unused for this application).
The Prevas Mimas adapter has a ‘PHY’ chip which converts inbound electrical signals on an RJ-45 cable to Ethernet Frames and vice versa. The Ethernet frames come into the Xilinx Virtex-5 LX85 FPGA in the form of bytes (U8).
Under normal conditions, the FlexRIO FPGA card allows the layer 2 Ethernet frame data to go out via the Prevas Mimas adapter and in by passing it into the PXI bus so that it is accessible by programs that interface to the NI RIO drivers.
QuickFIX normally interfaces with Winsock functions which interface with Windows’ closed source TCP/IP stack. Being closed source, it cannot interface to the RIO drivers and therefore lwip, an open source TCP/IP stack, was selected instead. All of QuickFIX’s calls to Winsock were modified to call the lwip TCP/IP stack which in turn was modified to interface with the RIO drivers.
The NI PXI-6070E Data Acquisition card was used to receive and transfer the Cancel Orders trigger. One of the PXI RTSI lines was used to make a direct electrical connection between this and the FlexRIO FPGA card. An external button was connected to one of the DAQ card’s digital inputs such that when pressed, a digital signal would be read by the FPGA. This is read purely in hardware with no interaction by the computer or the software.
Exchange Computer.
The Exchange computer is comprised of another computer running an unmodified version of QuickFIX running in server mode. Network interfacing is done via the native Gigabit Ethernet port. Its function is to hold an order open until either a matching one arrives, or the order is cancelled.
Several non-matching orders are entered into the Broker-Dealer’s QuickFIX program. It sends them to the Exchange computer which holds them as open orders. The Broker-Dealer’s QuickFIX program maintains a list of its own open orders. Whenever any aspect of the open orders changes on the Broker-Dealer, the FPGA receives a copy of the cancellation information for each open order. Below is a sample FIX 4.2 Order Single (tag 35=D) message in offset hex and then the readable characters only.
Below is a sample FIX 4.2 ORDER CANCEL REQUEST (tag 35=F) message in offset hex and then the readable characters only.
Pressing the button connected to the PXI-6070E DAQ card generates a Cancel Orders trigger, which causes the FPGA to generate one FIX Order Cancel message for each of the open orders. The FIX message(s) are then injected into the live TCP session that already exists between the Broker-Dealer and Exchange machines. The Exchange computer receives the FIX Order Cancel messages, not realizing that those messages were created by the FPGA [and not by QuickFIX on the Broker-Dealer computer] it cancels all orders referenced as if the Broker-Dealer instructed it to do so.
For all normal FIX traffic, the QuickFIX application handles the creation of each FIX message, while the software TCP/IP stack handles the creation of TCP segments and IP packets. In the situation where a Trigger event has just occurred, the FPGA handles all the tasks of QuickFIX and the TCP/IP software by generating the FIX message(s), TCP segment(s), and IP packet(s). As the final payload is being transferred to the PHY, the Ethernet frame and CRC is also calculated by the FPGA.
Conclusão.
Field Programmable Gate Array (FPGA) technology has been established for Market Data and is now finding applications such as trade message generation. Trade volume and data increases are outpacing trading system technology. Financial firms seek to optimize every aspect of the trading system. Until recently, software has been the focus of optimizations.
Hardware optimization provides the lure of creating “the world’s fastest and most deterministic trading system” and is the last frontier of customization. This is not without cost as a completely customized hardware optimized system can easily become a zero-sum game.
Using off the shelf FPGA boards and a High Level Hardware Description Language (HDL) such as LabVIEW FPGA, one can develop hardware accelerated trading system with managed risk and costs. PXI is a platform for FPGA based solutions that can integrate IEEE-1588v2 (2008) timestamps from a GPS time source and latency measurements. PXI Express FPGA boards can efficiently communicate amongst themselves [without the host CPU] using Peer-to-Peer Data Streaming to provide multi-FPGA trading systems.
Financial firms can now optimize both software and hardware of their trading systems to provide further differentiation and increase their competitiveness.
About Wall Street FPGA, LLC.
Wall Street FPGA, LLC (WallStreetFPGA) is a New York City-based boutique financial technology firm that delivers hardware accelerated, low latency, high throughput financial trading and analytics solutions. Wall Street FPGA, LLC combines knowledge of capital markets and disruptive technology. For more information and to schedule a demonstration, contact Terry Stratoudakis: terryWallStreetFPGA or +1 (347) 228-7379. Wall Street FPGA, LLC is a member of the FIX Protocol Limited.
O autor.
Terry Stratoudakis.
Terry Stratoudakis, P. E. has over twelve years experience in automation. He specializes in hardware acceleration using FPGAs for Monte Carlo methods, complex/real matrix math, and pattern matching for use in various industries. Current projects include hardware acceleration of trading systems, market data analysis, and order entry as well as low latency measurement systems.
Terry is serving as Executive Director of Wall Street FPGA, LLC. Terry is the co-founder of ALE System Integration, a National Instruments Certified Partner. He worked at Underwriters Laboratories (UL) designing automated systems for product safety testing; the systems interfaced with enterprise systems as well as a wide range of equipment. He taught instrumentation as an Assistant Adjunct Professor at the New York City College of Technology.
Terry holds a Masters of Science and Bachelors of Science in Electrical Engineering from Polytechnic University located in Brooklyn, New York (NYU-Poly). He is a New York State licensed Professional Engineer and a National Instruments Certified LabVIEW Architect and Certified Professional Instructor. Terry is a member of the IEEE Long Island Consultants Network and Instrumentation & Measurement Society. He is a member of the Global Technical Committee (GTC), High Frequency Trading Working Group, and Inter-Party Latency Working Group of the FIX Protocol Limited (FPL).

Argon Design an FPGA Based HFT Platform.
In a press release today Argon Design from Cambridge in the UK have announced what they describe as:
A high performance trading system using a heterogeneous mix of technologies to minimize trading latency.
The mix of technologies is provided by their use of the Arista Networks 7124FX application switch which:
Includes an Altera FPGA with hardware-level access to 8 of its 24 10Gb Ethernet ports and an x86 domain based on Intel’s Xeon processors.
According to project's "case study" on the Argon web site, they have:
Developed a prototype system where market data feed analysis and fast-path trade execution is performed directly on the switch under rules determined in parallel on “traditional” processors.
Direct FPGA access allows data feeds to be parsed and analysed as close as possible to the feed handlers. Similarly the heterogeneous processor mix in the switch enables other related functions to be undertaken and orders executed back onto the wire. Deployed in CoLo at the trading venues as part of the day to day mix of technology found in the racks today – this technology can take the design and performance of trading functionality to a higher level of performance.
Argon have quantified this "higher level of performance" by:
Using the test harness developed for the Finteligent Trading Community program, the latency measured was reduced by a factor of 25 over pure x86 designs tested by the program. For the measured leg in the test harness, latency was reduced from a previous best of 4,600ns to 176ns for algorithmically generated trades executed to the simulated market.
The enhancement in performance was achieved by providing a fast-path where trades are executed directly by the FPGA under the control of trigger rules processed by the x86 based functions . The latency is reduced further by two additional techniques in the FPGA – inline parsing and pre-emption.
As market data enters the switch, the Ethernet frame is parsed serially as bits arrive allowing partial information to be extracted and matched before the whole frame has been received. Then, instead of waiting until the end of a potential triggering input packet, pre-emption is used to start sending the overhead part of a response which contains the Ethernet, IP, TCP and FIX headers. This allows completion of an outgoing order almost immediately after the end of the triggering market feed packet. The overall effect is a dramatic reduction in latency to close to the minimum that is theoretically possible.
Here's a video Argon have produced showing their prototype system's performance being assessed using the Finteligent test harness:
If you listen carefully you will note that Argon are claiming that:
The switch makes market orders based on market information with end of packet to end of packet response times of about 170 ns.
According to that press release once again, Arista's Regional Director for Financial Services Paul Goodridge commented that:
This is exactly the kind of practical application we are looking to see from the market with our 7124FX product and we are delighted and impressed with Argon Design’s commitment and approach. This joint venture exemplifies Arista’s innovation and further highlights the real value of Arista’s EOS (Extensible Operating System) and its ability to take programmability to the Ethernet switching market.
I've now managed to speak to Paul, and I asked him about that programmability. As suggested by the 7124FX datasheet, EOS is essentially off the shelf x86 Fedora 14 Linux, but a good knowledge of Verilog will come in handy if you find you need to program the FPGA itself. When I asked about development systems Paul suggested a good first step would be to get hold of an Altera Stratix III or IV Development Kit, which are more readily available and also an awful lot cheaper than a 7124FX! In conclusion I asked Paul if there was anything he'd like to add to what he'd said in the Argon press release. He stressed:
Arista's focus on the empowerment of our customers, and the deterministic performance of our switches.
It seems that with a modicum of additional programming Arista's customers will soon be empowered to start deterministic high frequency trading at close to the speed of light! The only drawback is, of course, that the price of this sort of kit is fairly astronomical too.
[Update - Argon Design have kindly provided us with this white paper for you to read at your leisure]
Espalhe a palavra!
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Comments on Argon Design an FPGA Based HFT Platform.
Jim 1:40 pm.
It seems some people are unaware of the capabilities of the latest generation of field-programmable gate arrays. If you need to get up to speed here's another white paper, this time from FPGA vendor Altera, entitled "Strategic Considerations for Emerging 'System on a Chip' FPGAs".
Peter 10:01 pm.
But…..does it enable 'better' and more successful trading?
Jim 9:37 am.
That depends on how you define "better" Peter!
It's certainly conceivable that an "ultra high frequency trading" algorithm that's a good fit for Argon's "mix of technologies" could become "more successful", at least for a while.

FPGAs in High Frequency Trading.
Back in 2009 I did a presentation on why companies needed to be using FPGAs in their high frequency trading:
1. Stop competing in the arms race.
Profits for being first to the game are over. Hardware will advance more quickly than you can develop strategies to run on it. Don’t compete in the arms race unless you can buy out Xilinx or Altera.
2. Stop focusing on speed of execution.
Trying to get your order out faster than anyone else is a crowded game. Find intelligent strategies rather than fast and stupid strategies. Use FPGAs for what they are good at: fast parallel number crunching. Focus on processing market data to find trade opportunities, not on crunching protocols to save 2 microseconds.
3. Leverage existing hardware.
Don’t waste your time developing your own custom hardware. The kind of hardware used in high frequency trading costs too much money to develop and involves too much risk (ironically). But the main problem is the development lead time which means that by the time you can trade on it you can buy something else which is cheaper and faster.
4. Use more data.
The next profits will come from FPGA trading platforms that process data streams coming from everywhere and everything. Bring together data from a multitude of sources that are not yet being looked at and find the intercorrelations that can only be exploited by the speed of an FPGA.
Jeff is passionate about FPGAs, SoCs and high-performance computing, and has been writing the FPGA Developer blog since 2008. As the owner of Opsero, he leads a small team of FPGA all-stars providing start-ups and tech companies with FPGA design capability that they can call on when needed.
Jeff, I have been working in HFT for sometime now but still new to FPGA’s.
Were can I get an FPGA kit for personal use for developing and testing my trading strategies? What are your thoughts on GPU versus FPGA’s for HFT?

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